Bài giảng Công nghệ vi mạch điện tử: Phần 2 - Trường Đại học Thái Bình

Chia sẻ: _ _ | Ngày: | Loại File: PDF | Số trang:64

Thêm vào BST

Báo xấu

11
lượt xem 6
download

Download Vui lòng tải xuống để xem tài liệu đầy đủ

Tiếp nội dung phần 1, Bài giảng Công nghệ vi mạch điện tử: Phần 2 được biên soạn gồm các nội dung chính sau: Công nghệ vi mạch tích hợp; bộ nhớ; công nghệ FPGA. Mời các bạn cùng tham khảo!

Chủ đề:

Bình luận(0) Đăng nhập để gửi bình luận!

Lưu

Nội dung Text: Bài giảng Công nghệ vi mạch điện tử: Phần 2 - Trường Đại học Thái Bình

CHƯƠNG 5: CÔNG NGHỆ VI MẠCH TÍCH HỢP Sau khi tìm hiểu vể ý nghĩa mạch tích hợp cung như cấu trúc các linh kiện tích hợp ở những chương trước, chương này sẽ phân tích cụ thể công nghệ tích hợp ngày nay đang dung như Bipolar, CMOS và BiCMOS. Đồng thời phân tích cụ thể hơn các bước tạothành một IC từ ý tưởng ban đầu đến khi hình thành một chip sử dụng thực tế bên ngoài. 5.1 Các bước thiết kế và chế tạo một IC. Ý tƣởng Thiết kế kiến trúc Thiết kế logic Thiết kế vật lý Sản xuất Chíp 5.1.1 Thiết kế hệ thống ( System design) Phần thiết kế này đặc biệt quan trọng, người thiết kế thường là trường dự án. Người thiếtkế phải lý giải 100% hệ thống sắp sếp thiết kế. Người thiết kế cần phải hiểu rõ nguyên lý hoạt động của toàn bộ hệ thống, các đặc điểm của công nghệ vi mạch, tốc độ xử lý mức tiêu thụ năng lượng cách bố trí các pins, các lược đồ khối, các điều kiện vật lý nư kích thước, nhiệt độ, điện áp. Tất cả các bươc thiết kế trong system design đều được diễn ra mà không có sự hỗ trợ đặc biệt nào tử các công cụ chuyên dụng. Sau khi cơ bản thiết kế yêu cầu của hệ thống, tương tự dự án sẽ chia nhỏ công việc ra cho tương ứng đội thiết kế. Mỗi đội sẽ đảm nhận một bộ phận nào đó trong hệ thống, ví dụ đồi CPU, đội bus peripheral, đội phần mềm, đội test. 55
5.1.2 Thiết kế chức năng ( Funtion design) Phân này là bước kế tiếp của System design, ví dụ cho đội CPU Team leader sẽ là người quyết định spee, chi tiết của CPU dựa trên yêu cầu hệ thống từ trường dự án. Các cuộc design review, thảo luận như vậy, mối một spee, khá chi tiết cho CPU sẽ được hoàn thiện dưới dạng document ( word, pdf) với hàng trăm lược đồ khối ( block diagram) biểu đồ thời gian ( timing chart) các loại bang biểu. Tea, leader chịu trách nhiệm chia nhỏ công việc cho từng thành viên trong đội VD một người đảm nhận ALU, một nười đảm nhận phần Decoder. Tới lượt mình từng thành viên sẽ sử dụng các công cụ chuyên dụng để thiết kế bộ phận ( modun) mình đảm nhận. Trào lưu hiện nay là dung ngôn ngữ thiết kế phần cứng ( Verilog – HDL, VHDL, System – C….) để hiện thực hóa các chức năng logic, người ta gọi mức thiết kế này là thiết kế mức RTL ( Register Transfer Level). Thiết kế mức RTL nghĩa là không cần quan tâm đến cấu tạo chi tiết của mạch điện mà chú trọng và chức năng của mạch dựa trên kết quả tính toán cũng như suy luân chuyển dữ liệu giữa các register. ( flip – flop) Thông thường các file text như trên được gọi là các file RTL ( trường hợp viết bằng ngônngữ Verilog hoặc VHDL) Để kiểm tra tính đúng đắn của mạch điện, người ta dung một công cụ mô phỏng ví dụ như NC – Verilog ( Native Code Verilog ) hay NC – VJDL cảu hang Cadence ModeSim của hang Mentor Graphics. Quá trình debug sẽ được lặp đi lặp lại trên máy tính cho tới khi thiết kế thỏa mãn yêu cầu từ team leader. Thành quả của thành viên là các file RTL Team leader sẽ tổng hợp các file RTL từ thành viên, ghép các module với nhau thành một module lớn, đó chính là RTL cho cả CPU. Tới lượt mình team leader sẽ dung simulator để mô phỏng và kiểm tra tính đúng đắn của CPU, nếu có vấn đề thì sẽ feedback lại cho thành viên yêu cầu họ sửa. Sauk hi đã được test cẩn thận, toàn bộ cấu trúc RTL trên sẽ được nộp cho trường dự án. Tương tụ đối với các module khác: bus, peripherals... Các Module trên lại được tiếp tục ghép với nhau để cấu thành nên một SoC hoàn chỉnh bao gồm CPU, system bus, peripherals. SoC này là thành quả của phần Funtion degign. 5.3 Tổng hợp – Sắp đặt linh kiện – vẽ dây kết nối ( Synthesis – Place – Route) Đây là các bước chuyển những RTLs đã thiết kế ở phần 2 xuống mức thấp hơn. Các chức năng mức trừu tượng cao ( RTL) đẽ được hoán ( synthesize) đổi thành các hệ logic ( NOT, NAND, NOR, MUX...) Các tool chuyên dụng sẽ thực hiện nhiệm vụ này, ví dụ như Design Compiler của hãng Synopsys, Synplify của hãng Synplicity, XST của hãng 56
Xinlinx. Kết quả hoán đổi sẽ khác nhau tùy theo synthesis tool và thư viện. Thư viện ở đây là bộ các linh kiện và macro được cung cấp bởi thư viện riêng. Hãng Xilinx cũng có thư viện của riêng mình. Việc chọn thư viện nào phụ thuộc vào việc hãng nào sẽ sản xuất chip sau này. Ví dụ SoC lần này sẽ mang đi nhờ TSMC của Đài Loan sản xuất, vậy sẽ chọn thư viện của TSMC. Kết quả của các bước này Synthesis này là các net – list cấu trúc theo một tiêu chuẩn nào đó, thường là EDIF ( Electronic Design Interchage Format) Net-list đánh dấu sự hoàn thành thiết kế SoC ở mức độ thượng lưu. 5.1.4 Thiết kế phân lớp ( layout design) Phân này là khởi đầu cho thiết kế mức “ hạ lưu”, thường được dảm nhiệm bời chuyên gia trong các hang sản xuất bán dẫn. Họ sử dụng các công cụ CAD để chuyển net-list sang kiển data cho layout. Netlist sẽ trở thành bản vẽ cách bố trí các transistor, capacitor, resistor… Ở đây phải tuân thủ nghiêm ngặt một thứ gọi là Design Rule. VD chip dùng công nghệ 65nm thì phải dùng các kích thước là bội số của 65nm, 5.1.5 Thiết kế các mặt nạ ( Mask pattern design) Bước tiếp của layout design là mask pattern. Phần này thực ra giống hệt với artwork trong thiết kế bản in. Các bộ mask ( cho các bước ản xuất khác nhau) sẽ được tạo ra dưới dạng data đăc biệt. Mask sẽ được gửi tới các nhà sản xuất mask để nhạn về một mask kim loại phục vụ cho công việc sản xuất tiếp theo. 5.1.6 Sản xuất mask Có thể xem mask là cái khuôn để đúc vi mạch lên tấm silicon. Công nghệ sản xuất mask hiện đại chủ yếu dùng tia điện tử ( EB – Electronic Beam). Các điện tử với năng lượng lớn ( vài chục keV ) sẽ được vuốt thành chum và được chiếu vào lớp film Crom đổ lên bề mặt tấm thủy tinh. Phần Cr không bị che bởi mask ( artwork) sẽ bị phá hủy, kết quả là phần Cr không bị chum electron chiếu vào sẽ trở thành mask thực sự. Một chip cần khoảng 20 đến 30 mask. Giá thành các tấm mask này cực kỳ dắt đỏ cỡ vài triệu USD. 5.1.7 Chuẩn bị wafer Đây là bước tinh chế cát ( SiO2) thành Silic nguyên chất ( 99,99999999%) Silic nguyên chất ẽ được pha them tạp chất là các nguyên tố nhóm 3 hoặc nhóm 5 ví dụ pha B sẽ được wafer loại P, pha P sẽ ra wafer loại n. Silicon sẽ được cắt thành các tấm tròn đường kính 200mm hoặc 300mm với bề dày cỡ 750µm. Có các công ty chuyên sản xuất silicon wafer chẳng hạn Shin Etsu là công ty cung cấp khoảng 40% silicon wafer cho thị trường bán dẫn Nhật Bản. Giá trị một tấm wafer 200mm khoảng 20 USD. 57
Wafer là một miếng silicon mỏng chừng 30 mil (0.76 mm) được cắt ra từ thanh silicon hình trụ. Thiết bị này được sử dụng với tư cách là vật liệu nền để sản xuất vi mạch tích hợp (người ta ; lên trên đó những vật liệu khác nhau để tạo ra những vi mạch với những đặc tính khác nhau. Vật liệu đó thường là các hợp kim như: GaSb, GaAs, GaP ). Đa số, các vi mạch hiện nay đều được sản xuất bằng cách cấy wafer khác nhau để tạo ra những vi mạch với những đặc tính khác nhau, phụ thuộc vào môi trường ứng dụng của vi mạch mà lựa chọn các wafer phù hợp Các wafer có kích thước trung bình từ 25,4mm (1 inch) ; 200mm (7.9 inch). Với sự phát triển của ngành công nghệ vi mạch hiện nay, các hãng sản xuất vi mạch nổi tiếng trên thế giới như Intel, TSMC hay Samsung đã nâng kích thước của wafer lên 300mm (12 inch), thậm chí lên 450mm (18 inch). Việc kích thước wafer được tăng lên đã làm cho giá thành của một vi mạch trở nên rất rẻ. Như vậy, trong quá trình sản xuất, nếu sản xuất được wafer càng lớn thì chi phí sản xuất sẽ giảm (do tiết kiệm được vật liệu sản xuất). 5.1.8 Quá trình xử lý wafer Tất cả được thực hiện trong môi trường siêu sạch (ultra clean room). Sau đây là một số processes trong clean room: 58
- Rửa (wet process): đây là bước làm sạch wafer bằng các dung dịch hóa học. Ví dụ APM (hỗn hợp NH4OH/H2O2/H2O) dùng để làm sạch các particle như bụi trong không khí, bụi từ người bay ra; HPM (hỗn hợp HCl/H2O2/H2O) dùng làm sạch các tạp chất và kim loại hiếm (Cu, Au, Pt...); HPM (hỗn hợp H2SO4/H2O2) làm sạch các tạp chất hữu cơ (resist) và kim loại (Ze, Fe...); DHF (axit HF loãng) dùng để loại bỏ các phần SiO2 không cần thiết. Từ khóa: RCA, LAL800, ultra clean technology - Ô-xi hóa (Oxidation): tạo SiO2 trên bề mặt wafer trong đó lớp SiO2 mỏng cỡ 1 tới 2 nanomet sẽ trở thành gate của transistor. Từ khóa: cấu tạo và nguyên lý hoạt động của MOSFET, ITRS (International Technology Roadmap for Semiconductor), LOCOS (local oxidation of silicon), STI (Swallow Trench Isolation) - CVD (Chemical Vapor Deposition): tạo các lớp film mỏng trên bề mặt wafer bằng phương pháp hóa học (SiO2, Si3N4. Poly-Si, WSi2). Ví dụ có thể dùng CVD ở áp suất thấp trong môi trường SiH4 và H2 để tạo ra lớp poly-Si (Si đa tinh thể) để làm điện cực cho transistor. Từ khóa: CVD, LPCVD, poly-Silicon, batch process - Cấy Ion (Ion implantation): Sử dụng các nguồn ion năng lượng cao (vài chục tới vài trăm keV, nồng độ cỡ 2E-15 cm-3) bắn trực tiếp lên bề mặt Si nhằm thay đổi nồng độ tạp chất trong Si. Ví dụ bắn các ion As để tạo ra vùng n+ để làm source và drain cho MOSFET. Từ khóa: ion implantation, source, drain, dose - Cắt (etching): loại bỏ các phần SiO2 không cần thiết. Có hai loại: wet-etching dùng axit HF loãng để hòa tan SiO2; dry-etching dùng plasma để cắt SiO2 khỏi bề mặt Si. Từ khóa: high-density plasma etching, RIE (Reactive Ion Etching), HF, etching - Photolithography: phương pháp xử lý quang học để transfer mask pattern lên bề mặt wafer. Wafer sẽ được phết một lớp dung dịch gọi là resist, độ dày của lớp này khoảng 0.5um. Ánh sáng sẽ được chiếu lên mask, phần ánh sáng đi qua sẽ làm mềm resist. Sau khi rửa bằng dung dịch đặc biệt (giống tráng ảnh), phần resist không bị ánh sáng chiếu vào sẽ tồn tại trên wafer như là mask. (trong trường hợp này resist là loại positive). Từ khóa: photolithography, EB, photo mask, KrF, ArF, F2, reticle, EUV, stepper, scanner, OPC (optical proximity correction), PSM (phase shift mask), excimer laser - Sputtering: Là phương pháp phủ các nguyên tử kim loại (Al, Cu) lên bề mặt wafer. Ion Ar+ với năng lượng khoảng 1 keV trong môi trường plasma sẽ bắn phá các target kimloại (Al, W, Cu), các nguyên tử kim loại sẽ bật ra bám lên bề mặt wafer. Phần bị phủ sẽ trở thành dây dẫn nối các transistor với nhau. Từ khóa: Multilevel interconnect, via, contact, low-k, electro migration - Annealing: Xử lý nhiệt giúp cho các liên kết chưa hoàn chỉnh của Si (bị damaged bởi ion implantation etc.) sẽ tạo liên kết với H+. Việc này có tác dụng làm giảm các trap năng lượng tại bề mặt Si và SiO2. 59
CMP (Chemical Mechanical Polishing): Làm phẳng bề mặt bằng phương pháp cơ-hóa. Đây là kỹ thuật mới được áp dụng vào semiconductor process. Có tác dụng hỗ trợ thêm cho các xử lý như photolithography, etching etc. Thiết bị bán dẫn là quá trình sử dụng để tạo ra chip, mạch tích hợp có mặt trong các thiết bị điện và điện tử hàng ngày. Nó là một chuỗi nhiều bước của các bước xử lý ảnh và hóa học trong đó các mạch điện tử đang dần tạo ra trên một wafer làm bằng vật liệu bán dẫn tinh khiết. Silicon là vật liệu bán dẫn thường được sử dụng nhất hiện nay, cùng với hợp chất bán dẫn khác nhau. Quá trình sản xuất toàn bộ từ đầu đến chip đóng gói sẵn sàng cho lô hàng có từ sáu đến tám tuần và được thực hiện tại các cơ sở chuyên môn cao được gọi là fabs. Bánh xốp Một điển hình wafer được làm từ silicon cực kỳ tinh khiết được trồng thành thỏi mono- tinh hình trụ (boules) lên đến 300 mm (hơi ít hơn 12 inch) có đường kính bằng cách sử dụng quá trình Czochralski. Những thỏi sau đó được cắt thành tấm có độ dày 0,75 mm và đánh bóng để có được một bề mặt rất thường xuyên và bằng phẳng. Một khi các tấm được chuẩn bị, nhiều bước xử lý cần thiết để sản xuất chất bán dẫn tích hợp mạch mong muốn. Nói chung, các bước có thể được chia thành hai khu vực: - Xử lý kết thúc trước - Trở lại xử lý cuối Chế biến Trong bán dẫn chế tạo thiết bị, các bước chế biến khác nhau rơi vào bốn loại chính: Lắng đọng, diệt, Patterning, và sửa đổi các tính chất điện. Lắng đọng là bất kỳ quá trình mọc lông, áo lông, hoặc chuyển một tài liệu vào wafer. Công nghệ có sẵn bao gồm lắng đọng vật lý hơi (PVD), lắng đọng hơi hóa học (CVD), lắng đọng điện hóa (ECD), epitaxy chùm phân tử (MBE) và gần đây hơn, lắng đọng lớp nguyên tử (ALD) trong số những người khác. Quá trình loại bỏ bất kỳ mà loại bỏ vật liệu từ các wafer hoặc với số lượng lớn hoặc hình thức chọn lọc và bao gồm chủ yếu của quá trình etch, cả hai khắc axit ướt và khô khắc như etch ion phản ứng (RIE). Hóa chất cơ planarization (CMP) cũng là một quá trình loại bỏ sử dụng giữa các cấp. Patterning bao gồm hàng loạt các quá trình hình hoặc thay đổi hình dạng hiện tại của các vật liệu lắng đọng và thường được gọi là in thạch bản. Ví dụ, trong in thạch bản thông thường, wafer được phủ một chất hóa học gọi là một ÂôphotoresistÂ ". Các photoresist được tiếp xúcbởi một ÂôstepperÂ", một thiết bị tập trung, Canh lề, và di chuyển các mặt nạ, để lộ phần chọn của wafer với ánh sáng bước sóng ngắn . Các khu vực chưa phơi sáng được rửasạch bởi một giải pháp phát triển. Sau khi khắc hoặc chế biến khác, cản quang còn lại được lấy ra bởi tro plasma. Sửa đổi các thuộc tính điện đã bao gồm lịch sử của doping nguồn transistor và cống ban đầu của lò khuếch tán và sau đó bằng cách cấy ion. Các quá trình doping được theo sau bởi lò nấu thủy tinh hoặc trong các thiết bị tiên tiến, do ủ nhiệt nhanh (RTA) mà phục vụ để kích hoạt dopants cấy. Sửa đổi các thuộc tính điện bây giờ cũng mở rộng để giảm hằng số điện môi trong low-k vật liệu cách nhiệt thông qua việc tiếp xúc với ánh sáng cực 60
tím trong xử lý UV (UVP). Nhiều chip hiện đại có tám hoặc nhiều cấp độ sản xuất tại hơn 300 bước xử lý trình tự. Front End Processing "Front End Processing" đề cập đến sự hình thành của các bóng bán dẫn trực tiếp trên silicon. Các wafer thô được thiết kế bởi sự tăng trưởng của một siêu sạch, hầu như lớp silicon có khiếm khuyết qua epitaxy. Trong các thiết bị logic tiên tiến nhất, trước khi bước epitaxy silicon, thủ thuật được thực hiện để cải thiện hiệu suất của các bóng bán dẫn được xây dựng. Một phương pháp liên quan đến việc giới thiệu một "căng thẳng bước", trong đó một biến thể silicon như "silicon-germanium" (SiGe) được gửi. Khi silicon epitaxy lắng, mạng tinh thể bị kéo dài một chút, kết quả là cải thiện tính di động điện tử. Một phương pháp khác, được gọi là "silicon trên chất cách điện" công nghệ liên quan đến việc chèn một lớp cách điện giữa các wafer silicon liệu và các lớp mỏng silicon epitaxy tiếp theo. Phương pháp này kết quả trong việc tạo ra các transistor với giảm hiệu ứng ký sinh. Silicon dioxide Kỹ thuật bề mặt kết thúc trước Tiếp theo là: tốc độ tăng trưởng của các cổng điện môi, theo truyền thống silicon dioxide (SiO2), hình thái các cổng, hình thái các vùng nguồn và cống, và cấy tiếp theo hoặc khuếch tán của các tạp chất để có được các tính chất điện bổ sung mong muốn. Trong các thiết bị bộ nhớ, lưu trữ các tế bào, các tụ điện thông thường, cũng được chế tạo tại thời điểm này, cả hai vào bề mặt silicon hoặc xếp chồng lên nhau trên các bóng bán dẫn. Lớp kim loại Một khi các thiết bị bán dẫn khác nhau đã được tạo ra họ phải được kết nối với nhau đểtạo thành các mạch điện mong muốn. Điều này "Back End Of Line "(BEOL A- phần sau của mặt trước của wafer chế tạo, không nên nhầm lẫn với" kết thúc trở lại "của chip chế tạo trong đó đề cập đến gói và thử nghiệm giai đoạn) liên quan đến việc tạo ra kim loại nối dây được tách biệt bởi cách nhiệt chất điện môi. Các vật liệu cách điện là truyền thống là một hình thức SiO2 hoặc một ly silicate, nhưng vật liệu hằng số điện môi thấp gần đây mới được sử dụng. Những chất điện môi hiện nay mang hình thức của SIOC và có hằng số điện môi khoảng 2,7 (so với 3,9 cho SiO2), mặc dù vật liệu có hằng số nhỏ nhất là 2.2 đang được cung cấp cho nhà sản xuất chip. Liên kết Trong lịch sử, các dây kim loại gồm nhôm. Trong phương pháp này để hệ thống dây điện thường được gọi là "nhôm trừ", bộ phim chăn nhôm được gửi đầu tiên, khuôn mẫu, v sauà đó khắc, để lại dây điện bị cô lập. Sau đó vật liệu điện môi được lắng trên dây phơi. Các lớp kim loại khác nhau được kết nối với nhau bằng cách ăn mòn lỗ, gọi là "vias," trong vật liệu cách điện và gửi tiền vonfram trong họ với một kỹ thuật CVD. Cách tiếp cận này vẫn được sử dụng trong chế tạo của nhiều chip nhớ như bộ nhớ truy cập ngẫu 61
nhiên động (DRAM) là số cấp kết nối là nhỏ, hiện đang có hơn bốn. Gần đây hơn, như số lượng của các cấp kết nối cho logic đã tăng lên đáng kể do số lượng lớn các transistor mà bây giờ được kết nối với nhau trong một bộ vi xử lý hiện đại, sự chậm trễ thời gian trong hệ thống dây điện đã trở nên quan trọng thúc đẩy sự thay đổi trong tài liệu hệ thống dây điện từ bằng nhôm sang đồng và từ dioxit silic nguyên liệu thấp-K mới hơn. Nâng cao hiệu suất này cũng đi kèm với chi phí giảm qua chế biến Damascene đó loại bỏ các bước xử lý. Trong chế biến Damascene, trái ngược với công nghệ nhôm trừ, vật liệu lưỡng cực lắng đầu tiên là một bộ phim chăn và được dập khuôn và để lại lỗ hổng hoặc khắc hào. Trong "Damascene single" chế biến, đồng sau đó được gửi vào các lỗ hoặc rãnh bao quanh bởi một hàng rào phim mỏng dẫn vias đầy hoặc dây "dòng" tương ứng. Trong công nghệ "Damascene kép", cả hai rãnh và thông qua trước khi được chế sự lắng đọng của đồng dẫn đến sự hình thành của cả hai qua và dòng đồng thời, tiếp tục giảm số lượng các bước chế biến. Bộ phim hàng rào mỏng, gọi là Copper Barrier Seed (CBS), là cần thiết để ngăn chặn sự khuếch tán đồng vào điện môi. Bộ phim rào cản lý tưởng là có hiệu quả, nhưng là hầu như không có. Như sự hiện diện của b phim quá ộ nhiều rào cản cạnh tranh với các mặt cắt ngang dây đồng có sẵn, hình thành các rào cản liên tục nhưng mỏng nhất đại diện cho một trong những thách thức lớn nhất đang diễn ra trong chế biến đồng ngày hôm nay. Vì số lượng các kết nối mức tăng, planarization của các lớp trước đó là cần thiết để đảm bảo bề mặt phẳng trước khi in thạch bản tiếp theo. Nếu không có nó, các cấp ngày càng trở nên quanh co và mở rộng bên ngoài chiều sâu của tâm điểm của in thạch bản có sẵn, can thiệp với khả năng mô hình. CMP (Cơ khí Hóa chất đánh bóng) là phương pháp sơ chế để đạt được như vậy mặc dù planarization khô "etch lại" vẫn còn đôi khi sử dụng nếu số lượng các mức kết nối là không có nhiều hơn ba. Wafer thử nghiệm Bản chất rất tuần tự xử lý wafer đã làm tăng nhu cầu về đo lường trong giữa các bước chế biến khác nhau. Wafer thiết bị kiểm tra đo lường được sử dụng để xác minh rằng các tấm vẫn còn tốt và không bị hư hại bởi các bước xử lý trước đó. Nếu số lượng diesÂ-các mạch tích hợp cuối cùng sẽ trở thành chipsÂ-on một wafer đo lường như không vượt quá một ngưỡng xác định trước, wafer được tháo dỡ thay vì đầu tư vào chế biến tiếp. Thiết bị kiểm tra Một khi quá trình Front End đã được hoàn thành, các thiết bị bán dẫn đang phải chịu một loạt các thử nghiệm điện để xác định xem họ hoạt động đúng. Tỷ trọng của các thiết bị trên wafer tìm thấy để thực hiện đúng được gọi là năng suất. Fab kiểm tra các chip trên wafer với một thử nghiệm điện tử mà ép đầu dò nhỏ bé so với chip. Máy đánh dấu mỗi chip xấu với một giọt thuốc nhuộm. Các chi phí fab cho thời gian thử nghiệm; giá là vào thứ tự của cent mỗi giây. Chip thường được thiết kế với Âôtestability featuresÂ "để tăng tốc độ thử nghiệm, và giảm chi phí kiểm tra. Thiết kế tốt cố gắng để kiểm tra và thống kê quản lý các góc: cực của hành vi silicon gây 62
ra bởi nhiệt độ hoạt động kết hợp với những thái cực của các bước xử lý fab. Hầu hết các thiết kế đối phó với hơn 64 góc. Bao bì Sau khi thử nghiệm, wafer được ghi và sau đó chia thành từng chết. Chỉ tốt, chip không nhuộm tiếp tục được đóng gói. Bao bì nhựa hoặc gốm liên quan đến việc gắn chết, kết nối các tấm lót chết để các chân trên gói, niêm phong và chết. Dây nhỏ được sử dụng để kết nối với miếng đệm để các chân. Trong những ngày cũ, dây điện được gắn bằng tay, nhưng bây giờ máy mục đích xây dựng thực hiện nhiệm vụ. Theo truyền thống, các dây với các chip là vàng, dẫn đến một Âôlead frameÂ "(phát âm Âôleed frameÂ") của đồng, đã được mạ bằng mối hàn, một hỗn hợp của thiếc và chì. Chì là độc, vì vậy dẫn miễn Âôlead framesÂ "bây giờ là thực hành tốt nhất. Gói chip quy mô (CSP) là công nghệ đóng gói khác. Nhựa đóng gói chip này thường lớn hơn đáng kể so với chết thực tế, trong khi các chip CSP là gần như kích thước của khuôn. CSP có thể được xây dựng cho từng chết trước khi wafer là thái hạt lựu. Các chip đóng gói được kiểm tra lại để đảm bảo rằng họ không bị hư hỏng trong quá trình đóng gói và các hoạt động kết nối die-to-pin đã được thực hiện một cách chính xác. Một laser etches tên và số của Chipa trên bao bì. 5.1.9 Kiểm tra dóng gói và xuất xưởng Các xử lý ở phần 3 sẽ được lặp lại nhiều lần tùy thuộc vào mức độ phức tạp của chip. Cuối cùng chíp sẽ được cắt rời ( một tấm wafer 300mm có thể tạo được khoảng 90 con chip Pentium IV) Một loạt các xử lý khác nhau như back grinding ( mài mỏng phần mặt dưới của chip) bonding ( nối ra các pins, dùng chì mạ vàng hohawcj đồng) mold ( phủ một lớp cách điện) marking ( ghi tên hãng sản xuất ) từ khóa. 5.1.10 Mô hình các bước chế tạo IC 63
5.3 Quy tắc layout vi mạch Ở mỗi công đoạn trong thiết kế vi mạch, các quy tắc thiết kế được đưa ra nhằm đảo bảo tính đúng đắn của thiết kế, đồng thời để đạt được tỉ lệ yield cao nhất (tỉ lệ chip sản xuất không bị lỗi). Ngoài ra, trong một chuổi các công đoạn trong quy trình thiết kế, dữ liệu đầu ra của một công đoạn chính là dữ liệu đầu vào của một công đoạn khác. Do đó, các dữ đầu ra (output) của mỗi công đoạn, phải đảm bảo tuân thủ các quy tắc của công đoạn tiếp theo. Ví dụ ở thiết kế Front-end, trong bước thiết kế RTL, các quy tắc được đưa ra nhằm đảm bảo RTL có thể thiết kế để tổng hợp được (synthesizable). Hoặc trong quá trình thiết kế layout vật lý, các quy tắc được đưa ra để đảm bảo dữ liệu có thể được ra mask và sản xuất với tỉ lệ thành công cao. Các quy tắc thiết kế này được đưa ra bởi từng công ty thiết kế chip, hoặc được đưa ra b i ở những nhà sản xuất chip và các công ty thiết kế phải tuân thủ theo. 64
thegioivimach.com xin giới thiệu quy tắc thiết kế ở mức Front-end và quy tắc thiết kế ở mức Back-end như sau: 2. Logical Design Rule Check (RTL Checker) Các quy tắc cơ bản khi thiết kế RTL code – Đảm bảo tính đúng đắn về mặt logic: – Có thể tổng hợp được (synthesize-able) – Có thể thực hiện việc chèn mạch để test được – Có thể làm STA được Ví dụ về quy tắc thiết kế RTL khi đồng một tín hiệu đi từ miền clock clkA sang miền clock clkB. Trong đó, clkA và clkB là hai clock bất đồng bộ. Hình 2. Các bước trong chế tạo vi mạch IC. Trong quá trình thiêt kế, phân tích hoạt động của thiết kế theo thời gian (timing analysis) được thực hiện nhằm đảm bảo thiết kế làm việc ở một tốc độ yêu cầu như được đề cập trong đặc tả. Bước này thường được thực hiện bởi công cụ phân tích thời gian tĩnh (Static timing Analysis Tool) chẳng hạn như Primetime (Synopsys). Công cụ này giúp kiểm thực hiệu năng được định thời của thiết kế bằng việc thử nghiệm thiết kế với tất cả các vi phạm thời gian như setup, hold timing. Cuối cùng sau khi nhận được vi mạch mẫu từ nhà máy chế tạo, vi mạch cần được kiểm chứng với một vài ứng dụng khác nhau trên một bo mạch demo thực tế. Mục đích của việc kiểm chứng này là để chứng minh tính đúng đắn của hệ thống đã được thiết kế chế tạo theo các thông số kỹ thuật đề ra trong bản đặc tả. 65
CHƯƠNG 6: BỘ NHỚ 6.1 Tổng quan về bộ nhớ Trên thực tế có rất nhiều dạng bộ nhớ, cụ thể như: – Bộ nhớ cơ khí: hệ thống công tắc hình trống/cam… – Bộ nhớ từ: đĩa cứng, đĩa mềm, băng từ … – Bộ nhớ quang: đĩa CD ROM, băng giấy đục lỗ So với các bộ nhớ trên, bộ nhớ bán dẫn có một số ưu điểm như tốc độ xử lý, kích thước nhỏ gọn, dễ dàng trong điều khiển việc truy xuất dữ liệu… Trong thực tế khi sử dụng bộ nhớ bán dẫn, người ta thường lưu ý các thông số sau: Hình 6.1 Bộ nhớ bán dẫn Các BUS là một tập hợp các dây dẫn được sử dụng để mang tín hiệu đi trao đổi thông tin giữa các thiết bị trong hệ vi xử lý. Điển hình một máy tính 8 bit có các thanh ghi với độ rộng 8 bit và 8 đường trong 1 BUS dữ liệu. Một máy tính 16 bit có các thanh ghi 16 bit, BUS dữ liệu có 16 đường … Có thể dùng hình ảnh đường giao thông để minh hoạ các BUS (Hình 4.2): trên đường giao thông có nhiều địa điểm như A, B, C, D … Nếu chỉdùng dây điện để nối (nối cứng) ta phải tốn rất nhiều đường dây để liên kết giữa các địa điểm lại với nhau nhưng khi đi trên đường, lái xe dù không thông thạo vùng này cứ đidọc xa lộ là có thể tìm đến địa điểm cần đến. Rõ ràng với một BUS ta có thể liên kết nhiều thiết bị trong hệ vi xử lý lại với nhau (mỗi thiết bị có thể xem như một địa điểm trên đường giao thông còn xe mang thông tin trao đổi giữa các thiết bị trong hệ thống). 66
Hình 6.2 Minh hoạ BUS thông qua hình ảnh đường giao thông. Dựa vào tính chất thông tin tải trên Bus, người ta phân làm ba loại chính: - Tuyến địa chỉ: đây là bus 1 chiều, được sử dụng để xác định địa chỉ của vùng nhớ trong bộ nhớ bán dẫn, nơi mà bộ nhớ chọn để truy xuất dữ liệu. - Tuyến điều khiển: đây là bus 1 chiều nhưng hình vẽ tổng quan thì xem như hai chiều. Tuyến này xác định việc đọc hay viết dữ liệu trên bộ nhớ bán dẫn. Cụ thể, dữ liệu được viết vào vùng nhớ được chọn hay từ đó xuất đi. Ngoài ra, cho phép bộ nhớ ngưng làm việc (treo: không dùng đến) cũng do tín hiệu trên tuyến điều khiển này quyết định. - Tuyến dữ liệu: đây là bus 1 chiều với ROM và là 2 chiều với các bộ nhớ khác, được sử dụng để mang dữ liệu từ vùng nhớ được chọn bởi tuyến địa chỉ trong bộ nhớ đến các thiết bị khác như CPU, ROM, RAM và các cổng nhập/xuất (I/O) trong hệ thống. Thời gian truy xuất (Access Time) là thời gian cần thiết để thực hiện hoạt động đọc, nghĩa là thời gian từ lúc bộ nhớ nhận được địa chỉ mới ở đầu vào cho đến khi dữ liệu đã sẵn sàng cho đầu ra. Ký hiệu at hay tACC. Dung lượng (Capacity): Nói lên số bit tối đa có khả năng lưu trữ trong bộ nhớ. Ví dụ có một bộ nhớ lưu trữ được 2048 từ 8 bit. Như vậy bộ nhớ có dung lượng của bộ nhớ l à 2048 x 8, trong đó đại lượng thứ nhất (2048) là tổng số từ, và đại lượng thứ hai (8) là số bit trong mỗi từ (kích cỡ từ). Số từ trong bộ nhớ thường là bội số của 1024. Đơn vị chuyển đổi như sau: 1 byte = 8 bit 1Kbyte = 210 = 1024 bit 67
1Mbyte = 2020 = 1,048,576 bit 1Gbyte = 230 = 1,073,741,824 bit Ô nhớ (Memory Cell): là phần tử, linh kiện điện tử có khả năng lưu trữ một bit đơn (1 hay 0). Ví dụ như flip – flop (FF), tụ tích điện, một vết trên băng từ. Từ nhớ (Memory Word): là một nhóm bit trong bộ nhớ biểu diễn các chỉ thị hay dữ liệu thuộc loại nào đó. Ví dụ như thanh ghi gồm 8 Flip-Flop có thể xem như là bộ nhớ có khả năng nhớ 1 từ mã 8 bit. Kích cỡ từ trong một hệ thống điện tử số thường biến thiên trong khoảng 4 đến 64 bit. 6.2 Tổ chức bộ nhớ bán dẫn 6.2.1 Hoạt động của bộ nhớ Để minh hoạ việc truy xuất dữ liệu trong bộ nhớ bán dẫn, có thể mượn hình ảnh tủ đựng hồ sơ trong các công sở (hình 6.3 a). Mỗi một hộc tủ trong tủ hồ sơ được đánh số theo nguyên tắc như sau: chữ số đầu tiên (đánh theo hệ 16) của hộc là con số chỉ thứ tự hàng của hộc này; chữ số đầu thứ hai (cũng đánh theo hệ 16) của hộc là con số chỉ thứ tự cột của hộc này. Do đó mỗi một hộc tủ đều có một mã địa chỉ được ghi dưới dạng mã 16 riêng, chỉ ra vị trí của hộc trên tủ hồ sơ. Giả sử khi muốn đưa một hồ sơ mới (dữ liệu) vào hộc tủ có mã số là 03, ta chỉ việc trùng phùng từ hàng 0 với cột 3 là gặp hộc tủ này. Việc ghi hay nạp dữ liệu là tuỳ vào tuyến điều khiển. Khi số hộc tủ không đủ để giữ số hồ sơ cần lưu trữ, người ta mua thêm một tủ cùng loại với tủ cũ và việc đánh số địa chỉ tương tự như cũ. Lúc này việc đánh số phân biệt giữa 2tủ giống như lập mã vùng trong thuê bao điện thoại: có thể xem tủ thứ nhất là vùng 1 và tủ mới mua là vùng 2 (hình 6.3 b). Khi cần liên hệ dữ liệu trong cùng một vùng thì không cần sử dụng mã vùng (giống như gọi điện thoại nội hạt), chỉ khi liên hệ giữa hai vùng khác nhau lúc này mới sử dụng đến mã vùng (giống như gọi điện thoại liên tỉnh). Nghĩa là hồ sơ khi trao đổi trong cùng một tủ, ta không cần sử dụng thêm một số nào trong mã địa chỉ nhưng muốn chuyển hồ sơ từ tủ này sang tủ kia bắt buộc phải sử dụng thêm một con số nữa trong mã địa chỉ (tương tự như mã vùng khi gọi điện thoại). Cụ thể, tủ cũthêm số 0 vào bên trái của mã địa chỉ còn tủ mới thêm số 1 vào bên trái của mã địa chỉ. 68
Như vậy 001; 011; 034; 075… là các địa chỉ của các hộc trong tủ cũ và 101; 111; 134; 175 là các địa chỉ của các hộc trong tủ mới (cùng vị trí vật lý nhưng khác tủ). a). b Hình 6.3 : Hình ảnh minh hoạ việc truy xuất dữ liệu trong bộ nhớ bán dẫn Minh hoạ việc đánh số trên qua hình 6.4. Bên trái là một số điện thoại thật, tương ứng với bên phải là cách đánh số địa chỉ trong bộ nhớ bán dẫn theo mã hexa. 69
Hình 6.4: Minh hoạ việc đánh số trên vùng địa chỉ của bộ nhớ bán dẫn. Hình 6.5 minh hoạ một bộ nhớ RAM trong chương trình mô phỏng SMS 32v23 trình bày nội dung và cách đánh địa chỉ cho từng ô nhớ chứa nội dung như cách thức ở tủ hồ sơ vừa nêu ở trên. Hình 6.5: Bộ nhớ RAM trong chương trình mô phỏng SMS 32v23 Cho ví dụ đơn giản minh hoạ về nguyên tắc hoạt động của bộ nhớ bán dẫn: khi bạn muốn gởi một lá thư cho bạn mình đang sống ở Pháp, bạn phải ghi địa chỉ của bạn mình vào bì thư: đó chính là thông tin trên tuyến địa chỉ, xác định nơi mà lá thư của bạn sẽ đến; viết vào thư những thông tin mà mình muốn gởi rồi cho vào bì thư dán lại: đó là thông tin trên tuyến dữ liệu; đến bưu điện để xác nhận việc mình sẽ gởi lá thư đó sang Pháp theo địa chỉ ghi trên bì thư: đó là thông tin yêu cầu đặt trên tuyến điều khiển. Như vậy việc trao đổi thông tin trên bộ nhớ bán dẫn cũng tương tự như việc trao đổi thư từ theo dạng truyền thống mà thôi! Sự phối hợp nhịp nhàng giữa 3 tuyến sẽ giúp bộ nhớ hoàn thành tốt công việc của mình: lưu trữ và trao đổi thông tin. 70
6.2.2 Bộ nhớ trong. Bộ nhớ trong thoả mãn các yêu cầu của cache và được dùng làm đệm vào ra vì bộ nhớ trong vừa là nơi chứa các thông tin từ ngoài đưa vào, vừa là nơi xuất ra các thông tin cho ... Bộ nhớ trong thoả mãn các yêu cầu của cache và được dùng làm đệm vào ra vì bộ nhớ trong vừa là nơi chứa các thông tin từ ngoài đưa vào, vừa là nơi xuất ra các thông tin cho cache. Việc đo hiệu quả của bộ nhớ trong dựa vào thời gian thâm nhập và bề rộng dãi thông. Thông thường thời gian thâm nhập bộ nhớ trong là phần tử quan trọng cho cache trong lúc dãi thông bộ nhớ là phần chính cho các tác vụ xuất nhập. Với việc dùng phổ biến các cache ngoài, dãi thông của bộ nhớ trong cũng trở thành quan trọng cho cache. Mặc dù cache cần bộ nhớ trong có thời gian thâm nhập nhỏ, nhưng thường thì dễ cảithiện dãi thông bộ nhớ nhờ nhiều cách tổ chức bộ nhớ mới, hơn là giảm thời gian thâm nhập cho cache. Cache thụ hưởng các tiến bộ về dãi thông bằng cách tăng kích thước của mỗi khối của cache mà không tăng đáng kể trừng phạt thất bại cache. Người ta dùng các kỹ thuật sau đây để nới rộng dãi thông của bộ nhớ trong: Nới rộng chiều dài ô nhớ trong. Đây là kỹ thuật đơn giản để tăng giải thông bộ nhớ. Thông thường cache và bộ nhớ trong có chiều rộng ô nhớ là chiều rộng 1 từ vì bộ xử lý thâm nhập vào một từ ô nhớ. Nhân đôi, nhân bốn chiều rộng ô nhớ của cache và bộ nhớ trong làm lưu lượng thâm nhập bộ nhớ trong được nhân đôi hay nhân bốn. Vậy cũng phảichi tiêu thêm để nới rộng bus bộ nhớ (là bus nối bộ xử lý với bộ nhớ). Một ví dụ bộ xử lý có chiều dài ô nhớ trong lớn là bộ xử lý ALPHA AXP 21064 (Hãng DEC). Cache ngoài, bộ nhớ trong và bus bộ nhớ đều có độ rộng là 256 bit. Bộ nhớ đan chéo đơn giản: các IC bộ nhớ có thể được tổ chức thành dãi để đọc hay viết nhiều từ cùng một lúc thay vì chỉ đọc một từ, độ rộng của bus và của cache không thay đổi. Khi gởi nhiều địa chỉ đến nhiều dãi thì ta đọc được nhiều từ cùng một lúc. Bộ nhớ đan chéo cũng cho phép ghi vào bộ nhớ nhiều từ cùng một lúc. Tổ chức bộ nhớ đan chéo đơn giản không rắc rối nhiều so với tổ chức bình thường của bộ nhớ trong vì các dãi có 71
thể dùng chung các đường địa chỉ với bộ điều khiển ô nhớ, và như thế mỗi dãi có thể dùng phần số liệu của bus bộ nhớ. SDRAM và DDR SDRAM là các loại RAM dùng kỹ thuật này Bộ nhớ đan chéo tổ chức thành dãi độc lập: một tổ chức bộ nhớ đan chéo hiệu quả hơn, là cho phép nhiều thâm thập bộ nhớ và như thế cho phép các dãi làm việc độc lập với nhau. Mỗi dãi cần có các đường địa chỉ riêng biệt và đôi khi cần bus số liệu riêng biệt: Trong trường hợp này bộ xử lý có thể tiếp tục công việc của mình trong lúc chờ đợi số liệu (trường hợp thất bại cache). RDRAM là bộ nhớ loại này Tránh xung đột giữa các dãi bộ nhớ. Trong các máy tính đa xử lý và máy tính vectơ, hệ thống bộ nhớ được thiết kế nhằm cho phép nhiều yêu cầu thâm nhập độc lập nhau. Sự hiệu quả của hệ thống tuỳ thuộc vào tần số các trường hợp có yêu cầu độc lập thâm nhập vào các dãi khác nhau. Với sự đan chéo bình thường (hình IV.6), các thâm nhập tuần tự hoặc tất cả các thâm nhập vào các địa chỉ cách biệt nhau một số chẳn, thì vận hành tốt nhưng sẽ gặp rắc rối nếu sự cách biệt giữa các địa chỉ là một số lẻ. Một biện pháp mà các máy tính lớn dùng là làm giảm bớt các trường hợp xung đột tĩnh bằng cách tăng số lượng các dãi. Thí dụ, máy NEC SX/3 chia bộ nhớ trong ra 128 dãi. 6.3 Bộ nhớ ROM Bộ nhớ chỉ đọc được (ROM) là một dạng của bộ nhớ bán dẫn mà nó được thiết kế giữ cho dữ liệu không thay đổi. Khi hoạt động dữ liệu mới không thể viết vào ROM được mà chỉ có thể đọc được. 6.5 Sơ đồ khối cơ bản của ROM Giả sử ROM đã được lập trình với dữ liệu minh họa như ở hình 6.6. 16 từ dữ liệu khác nhau được ghi vào 16 địa chỉ khác nhau dưới dạng nhị phân. Người ta còn sử dụng s ố thập lục phân để biểu diễn dữ liệu đã lập trình 72
Hình 6.6 Bảng minh họa dữ liệu nhị phân tại mỗi địa chỉ ROM được sử dụng để lưu trữ dữ liệu và tin tức. Nó không làm thay đổi dữ liệu trong suốt quá trình hoạt động của hệ thống. ROM chủ yếu thực hiện chức năng đọc là chính. Hình 6.7 Bảng minh họa dữ liệu tại mỗi địa chỉ với hệ thập lục phân 73
6.3.1 Hoạt động đọc Để đọc một từ dữ liệu từ ROM, ta phải làm như sau: áp đầu vào địa chỉ thích hợp, sau đó kích hoạt đầu vào điều khiển. Ví dụ muốn đọc dữ liệu tại địa chỉ 0111 của ROM (hình 4.5) ta phải áp A3A2A1A0 = 0111 cho đầu vào địa chỉ, sau đó áp dụng trạng thái thấp cho. Đầu vào địa chỉ được giải mã bên trong ROM để chọn được dữ liệu đúng là 11101101. giá trị này sẽ xuất hiện tại đầu ra D7 đến D0. 6.3.2 Cấu trúc của ROM Cấu trúc bên trong của ROM rất phức tạp. Hình 6.8 là sơ đồ đơn giản mô tả cấu trúc bên trong của một ROM có dung lượng 16×8. Gồm có 4 phần cơ bản: mảng thanh ghi, bộ giải mã hàng, bộ giải mã cột, bộ đệm đầu ra. Mảng thanh ghi (Resister array) lưu trữ dữ liệu được lập trình vào ROM. Mỗi thanh ghi gồm một ô nhớ bằng số kích thước từ. Trong trường hợp này mỗi thanh ghi chứa một từ 8 bit. Các thanh ghi được sắp xếp theo ma trận vuông, các thanh ghi ở đây là thanh ghi “ chết ”, không ghi thêm được. 74