LUẬN VĂN:THIẾT KẾ BỘ CHUYỂN ĐỔI SỐ - TƯƠNG TỰ 8 BÍT SỬ DỤNG CÔNG NGHỆ BÁN DẪN CMOS

Chia sẻ: Lan Lan | Ngày: | Loại File: PDF | Số trang:165

Thêm vào BST

Báo xấu

235
lượt xem 80
download

Download Vui lòng tải xuống để xem tài liệu đầy đủ

Mục tiêu của luận văn này là đưa ra một thiết kế cụ thể chip biến bổi số - tương tự 8 bit trên công nghệ bán dẫn CMOS. Nội dung của luân văn bao gồm 5 chương:- Chương 1 Tổng quan về chuyển đổi số - tương tựTrình bày vị trí, vai trò, các thông số của bộ chuyển đổi số - tương tự- Chương 2 Các kiến trúc cơ bản của bộ chuyển đổi tương tự - sốTrình bày sơ đồ, nguyên lý hoạt động, các ưu nhược điểm của các kiến trúc của bộ chuyển đổi số...

Chủ đề:

Bình luận(0) Đăng nhập để gửi bình luận!

Lưu

Nội dung Text: LUẬN VĂN:THIẾT KẾ BỘ CHUYỂN ĐỔI SỐ - TƯƠNG TỰ 8 BÍT SỬ DỤNG CÔNG NGHỆ BÁN DẪN CMOS

I H C QU C GIA HÀ N I TRƯ NG I H C CÔNG NGH NGUY N M NH PHƯƠNG I S - TƯƠNG T THI T K B CHUY N 8 BÍT S D NG CÔNG NGH BÁN D N CMOS Ngành: Công ngh i n t - Vi n Thông Chuyên ngành: K thu t i n t Mã s : 60.52.70 LU N VĂN TH C SĨ NGƯ I HƯ NG D N KHOA H C PGS.TS Tr n Quang Vinh Hà N i- 2009
1 L I CAM OAN Tôi xin cam oan toàn b nh ng n i dung và s li u trong lu n văn th c i s - tương t 8 bít s d ng công ngh bán d n s : “Thi t k b chuy n CMOS” là do tôi t nghiên c u và th c hi n. H c viên th c hi n lu n văn Nguy n M nh Phương
2 M CL C Trang ph bìa Trang L i cam oan ...............................................................................................................1 M c l c ........................................................................................................................2 Danh m c các b ng......................................................................................................4 Danh m c các hình v ..................................................................................................5 M U .....................................................................................................................9 Chương 1 - T NG QUAN V CHUY N I S - TƯƠNG T ..............................10 1.1 Gi i thi u: ...........................................................................................................10 1.2 Các thông s c a b chuy n i s -tương t .......................................................11 1.2.1 phi tuy n vi phân (Differential Nonlinearity, DNL) ...............................13 1.2.2 phi tuy n tích phân (Integral Nonlinearity, INL) ....................................14 1.2.3 l ch không (Offset) .................................................................................16 1.2.4 L i gain (Gain Error) ....................................................................................17 1.2.5 tr (Latency) ............................................................................................18 1.2.6 T s tín hi u trên t p âm (Signal-to-Noise Ratio, SNR)..............................18 1.2.7 D i ng (Dynamic Range, DR)...................................................................18 Chương 2 - CÁC KI N TRÚC CƠ B N C A B CHUY N I S - TƯƠNG T .......................................................................................................................................19 2.1 Mã u vào s (Digital Input Code) ....................................................................19 2.2 Ki n trúc chu i i n tr ( Resistor String) ..........................................................19 2.3 Ki n trúc m ng thang i n tr R-2R ( R-2R Ladder Network)...........................20 2.4 Ki n trúc Steering dòng i n ( Current Steering)................................................22 2.5 DAC t l i n tích (Charge Scaling DAC) ........................................................24 2.6 DAC tu n hoàn (Cyclic DAC).............................................................................25 2.7 DAC ư ng ng (Pipeline DAC) ........................................................................26 Chương 3 – T NG QUAN V CÔNG NGH CMOS ................................................28 3.1 Các quy trình s n xu t bán d n MOS cơ b n ......................................................28 3.1.1 Ôxi hóa (Oxidation) ......................................................................................29 3.1.2 Khu ch tán (Diffusion) .................................................................................30 3.1.3 C y ion (Ion Implantation)............................................................................31 3.1.4 L ng ng (Deposition) ................................................................................32 3.1.5 Ăn mòn (Etching)..........................................................................................32 3.1.6 Quang kh c (Photolithography) ....................................................................34 3.2 Transistor MOS....................................................................................................37 3.2.1 C u trúc v t lý: ..............................................................................................37 3.2.2 Nguyên lý ho t ng cơ b n: ........................................................................38 3.3 Các linh ki n th ng (Passive component) ......................................................44 3.3.1 T i n (Capacitor) .......................................................................................44 3.3.2 i n tr (Resistor).........................................................................................48 3.4 Layout m ch tích h p ..........................................................................................49 3.4.1 V n matching: ..........................................................................................50 3.4.2 Layout transistor MOS:.................................................................................56 3.4.3 Layout i n tr : .............................................................................................58 3.4.4 Layout t i n: ..............................................................................................59 Chương 4 - MÔ HÌNH THI T B MOS .......................................................................62
3 4.1 Mô hình tín hi u l n (Large-Signal Modelling) ..................................................62 4.2 Mô hình tín hi u nh (Small-Signal Modelling) .................................................65 4.2.1 Mô hình tín hi u nh trong vùng tích c c .....................................................65 4.2.2 Mô hình tín hi u nh trong vùng tri t và cut-off ..........................................69 4.3 Các mô hình MOS cao c p (Advanced MOS Modelling)...................................71 4.3.1 Các hi u ng kênh ng n (short-channel effects)...........................................71 4.3.2 Ho t ng subthreshold: ...............................................................................74 Chương 5 - THI T K DAC ........................................................................................75 5.1 Yêu c u thi t k ...................................................................................................75 5.2 Sơ kh i ch c năng ..........................................................................................76 5.3 Thi t k chi ti t c a các kh i ...............................................................................78 5.3.1 Kh i Logic Input ...........................................................................................79 5.3.2 Thanh ghi ......................................................................................................83 5.3.3 Kh i i u khi n (Control Logic)...................................................................89 5.3.4 B l p mã thermometer.................................................................................91 5.3.5 Kh i t o dòng phân c c ................................................................................97 5.3.6 Kh i t o dòng DAC ......................................................................................99 5.3.7 Kh i driver ..................................................................................................106 5.3.8 Kh i chuy n i dòng i n – i n áp .........................................................109 5.3.9 Sơ m ch i n, sơ layout và k t qu mô ph ng c a chip DAC .........113 K T LU N..............................................................................................................122 TÀI LI U THAM KH O .......................................................................................123 PH L C ................................................................................................................124 Ph l c A. Kí hi u và mô hình c a các ph n t m ch i n .................................124 Ph l c B. Các m u v th hi n các l p layout....................................................130 Ph l c C. Các quy t c layout c a công ngh CMOS 0.6µm ..............................132 Ph l c D. Sơ m ch i n và layout c a các c ng logic ..................................146 Ph l c E. N i dung các file mô ph ng ...............................................................150
4 DANH M C CÁC B NG B ng 2.1-1 Các mã u vào s s d ng cho các b chuy n i s -tương t ................19 B ng 2.6-1 u ra c a b DAC 6 bit v i V REF =5V ......................................................26 B ng 2.7-1 u ra c a b DAC ư ng ng v i V REF =5V ............................................27 B ng 3.3-1 Tóm t t m t s c tính c a các ph n t th ng c a công ngh CMOS 0.8µm .............................................................................................................................48 ng 5.1-1 Các ch nh c a b chuy n i s - tương t ............................................75 B ng 5.1-2 Các ch nh nh th i c a b chuy n i s - tương t .............................76 B ng 5.2-1 Ch c năng c a các tín hi u i u khi n .......................................................77 B ng 5.3.2-1 Ho t ng ch c năng c a RSFF ..............................................................84 B B ng 5.3.3-1 B ng chân lý c a kh i i u khi n ............................................................90 B ng 5.3.4-1. B ng chân lý c a b l p mã Thermometer .............................................92 B ng 5.3.9-1 K t qu mô ph ng các ch nh c a DAC .............................................116 ng 5.3.9-2 K t qu mô ph ng ch nh nh th i c a DAC VDD=2,7V và 25oC .116 B
5 DANH M C CÁC HÌNH V Hình 1.1-1 Giao di n gi a th gi i tương t và b x lý s .........................................10 Hình 1.2-1 Sơ kh i c a b chuy n i s - tương t ...............................................11 Hình 1.2-2 Hàm truy n lý tư ng c a b DAC 3 bit ......................................................12 Hình 1.2.1-1 Ví d v phi tuy n vi phân c a b DAC 3 bit.....................................13 Hình 1.2.1-2 c tuy n DNL c a b DAC 3 bit không lý tư ng .................................14 Hình 1.2.2-1 Cách xác nh INL c a b DAC ..............................................................15 Hình 1.2.2-2 Ví d v INL c a b DAC .......................................................................15 Hình 1.2.2-3 c tuy n INL c a b DAC 3 bit không lý tư ng...................................16 Hình 1.2.3-1 Minh h a l i offset c a b DAC 3 bit......................................................17 Hình 1.2.4-1 Minh h a l i gain c a b DAC 3 bit........................................................17 Hình 2.2-1 (a) B DAC chu i i n tr ơn gi n (b) S d ng m ng chuy n m ch nh phân gi m dung kháng ký sinh u ra ...................................................................20 Hình 2.3-1 Ki n trúc DAC m ng thang i n tr R-2R .................................................21 Hình 2.3-2 S d ng chuy n m ch gi bù i n tr chuy n m ch..............................22 Hình 2.4-1 Ki n trúc t ng quát c a DAC steering dòng i n .......................................22 Hình 2.4-2 DAC steering dòng i n s d ng các ngu n dòng tr ng lư ng nh phân...23 Hình 2.4-3 (a) u ra c a b DAC steering dòng i n 3 bit và (b) u vào mã thermometer...................................................................................................................23 Hình 2.5-1 (a) DAC t l i n tích (b) M ch tương ương v i bit MSB=1, các bit khác b ng 0 ............................................................................................................................24 Hình 2.6-1 B chuy n i s -tương t tu n hoàn .........................................................25 Hình 2.7-1 B chuy n i s - tương t ư ng ng......................................................26 Hình 3-1 Phân lo i công ngh m ch tích h p s d ng ch t bán d n silíc.....................28 Hình 3.1-1 Wafer bán d n .............................................................................................29 Hình 3.1-2 S ôxi hóa....................................................................................................30 Hình 3.1-3 Profile khu ch tán v i (a) ngu n t p ch t vô h n và (b) ngu n t p ch t h u h n .................................................................................................................................31 Hình 3.1-4 (a) Trư c quy trình ăn mòn (b) Sau quy trình ăn mòn................................33 Hình 3.1-5 Các bư c quang kh c cơ b n trong vi c nh hình l p silíc a tinh th (a) Phơi sáng (b) Develop (c) Ăn mòn (d) Lo i b ch t c m quang ..................................35 Hình 3.2-1 C u trúc v t lý c a transistor MOS kênh n và kênh p trong công ngh gi ng n .....................................................................................................................................38 Hình 3.2-2 M t c t ngang c a transistor kênh n v i t t c các c c ư c n i t..........38 Hình 3.2-3 M t c t ngang c a transistor kênh n v i v DS nh và vGS > VT .....................41 Hình 3.2-4 Khi v DS tăng cho n khi vGD < VT , kênh tr thành pinched off drain ....43 Hình 3.2-5 c tuy n i D − v DS c a transistor MOS lí tư ng ..........................................43 Hình 3.3-1 Các t i n MOS (a) Silíc a tinh th - ôxít – kênh (b) Silíc a tinh th - ôxít – silíc a tinh th (c) T MOS tích lũy (Accumulation MOS capacitor)..............45 Hình 3.3-2 Các cách khác nhau t o các t i n s d ng các l p k t n i có s n (a) C u trúc các b n c c theo chi u d c (b) C u trúc các b n c c theo chi u ngang.........47 Hình 3.3-3 Các i n tr (a) i n tr khu ch tán (b) i n tr silíc a tinh th (c) i n tr gi ng n ...........................................................................................................................49
6 Hình 3.4-1 M t s hi u ng hai chi u làm cho các kích thư c c a các ph n t c a vi m ch khác v i các kích thư c c a các mask layout......................................................50 Hình 3.4-2 Minh h a i tư ng A và i tư ng B ư c matching như th nào v i s có m t c a i tư ng C..................................................................................................51 Hình 3.4-3 Các ph n t ư c t trong s có m t c a m t gra ien (a) Layout không chung tâm i x ng (b) Layout chung tâm i x ng....................................................53 Hình 3.4-4 T i n (a) s thay i giá tr khi các b n c c di chuy n. T i n (b) ít nh y c m v i s di chuy n c a các b n c c..................................................................54 Hình 3.4-5 Minh h a layout t i n s d ng a giác x p x m t hình tròn t i thi u t s chu vi trên di n tích ......................................................................................55 Hình 3.4-6 K thu t ư ng Yiannoulos matching các t i n có t s không là s nguyên ...........................................................................................................................55 Hình 3.4-7 Ví d layout m t transistor MOS................................................................56 Hình 3.4-8 Ví d layout transistor MOS (a) i x ng gương (b) PLI (c) hai transistor chia s m t source chung và ư c layout t ư c c PLI và common-centriod (d) Layout thu g n c a (c)...................................................................................................57 Hình 3.4-9 Ví d layout (a) i n tr khu ch tán ho c i n tr silíc a tinh th và (b) i n tr gi ng.................................................................................................................58 Hình 3.4-10 Dòng i n trong thanh d n i n ................................................................59 Hình 3.4-11 Ví d layout c a (a) t i n 2 l p silíc a tinh th (b) t i n 3 l p kim lo i .................................................................................................................................61 Hình 4.1-1 Quy ư c d u dương cho transistor MOS (a) kênh n và (b) kênh p.............62 Hình 4.1-2 c tuy n ra c a transistor MOS kênh n ....................................................64 Hình 4.1-3 Mô hình tín hi u l n c a transistor MOS kênh n........................................64 Hình 4.2-1 Mô hình tín hi u nh c a transistor MOS trong vùng tích c c...................65 Hình 4.2-2 M t c t c a transistor MOS v i các dung kháng tín hi u nh ....................67 Hình 4.2-3 Mô hình RC phân tán cho transistor trong vùng tri t. ................................69 Hình 4.2-4 Mô hình ơn gi n cho transistor trong vùng tri t v i VDS nh ...................70 Hình 4.2-5 Mô hình tín hi u nh c a transistor trong vùng cut-off ..............................71 Hình 4.3-1 Mô hình transistor MOS kênh n v i s gi m linh ng ........................72 Hình 4.3-2 Dòng i n drain – b gây ra b i các c p i n t - l tr ng ư c t o b i s iôn hóa do va ch m u cu i drain c a kênh.........................................................73 Hình 5.1-1 Sơ nh th i cho ghi d li u song song..................................................76 Hình 5.2-1 Sơ kh i ch c năng c a b chuy n i s - tương t ..............................76 Hình 5.2-2 Sơ nh th i cho vi c ghi d li u s vào thanh ghi u vào (I/P REG) và thanh ghi DAC (DAC REG)..........................................................................................78 Hình 5.3.1-1 Kí hi u (a) và sơ m ch (b) c a kh i Logic Input ................................80 Hình 5.3.1-2 Kí hi u (a) và sơ m ch (b) c a m ch logic_in ....................................80 Hình 5.3.1-3 c tuy n truy n t c a trigơ Schmitt....................................................81 Hình 5.3.1-4 K t qu mô ph ng ngư ng logic c a m ch logic_in VDD = 3V và VDD = 5V .....................................................................................................................82 Hình 5.3.1-5 K t qu mô ph ng c tính chuy n m ch c a m ch logic_in VDD = 3V .......................................................................................................................................82 Hình 5.3.1-6 Sơ layout c a m ch logic_in ...............................................................83 Hình 5.3.1-7 Sơ layout c a kh i Logic Input...........................................................83 Hình 5.3.2-1 Kí hi u (a) và sơ m ch (b) c a DFF1..................................................84
7 Hình 5.3.2-2 K t qu mô ph ng ho t ng c a DFF1 ..................................................85 Hình 5.3.2-3 Sơ layout c a DFF1............................................................................85 Hình 5.3.2-4 Kí hi u (a) và sơ m ch (b) c a DFF2..................................................86 Hình 5.3.2-5 K t qu mô ph ng ho t ng c a DFF2 ..................................................86 Hình 5.3.2-6 Sơ layout c a DFF2.............................................................................87 Hình 5.3.2-7 Kí hi u (a) và sơ m ch (b) c a thanh ghi u vào ..............................87 Hình 5.3.2-8 Sơ layout c a thanh ghi u vào .........................................................88 Hình 5.3.2-9 Kí hi u (a) và sơ m ch (b) c a thanh ghi 15bits .................................89 Hình 5.3.2-10 Sơ layout c a thanh ghi 15bits ..........................................................89 Hình 5.3.3-2 K t qu mô ph ng ho t ng c a kh i i u khi n...................................91 Hình 5.3.3-3 Sơ layout c a kh i i u khi n .............................................................91 Hình 5.3.4-1 T i thi u hóa s d ng b ng Karnaugh .....................................................93 Hình 5.3.4-2 Sơ m ch c a b l p mã Thermometer.................................................95 Hình 5.3.4-3 K t qu mô ph ng ho t ng c a b l p mã Thermometer .....................96 Hình 5.3.4-4 Sơ layout c a b l p mã Thermometer ...............................................96 Hình 5.3.5-1 Sơ m ch c a kh i t o dòng phân c c (IBIAS) ...................................97 Hình 5.3.5-2 K t qu mô ph ng dòng IQ theo i n áp ngu n cung c p c a kh i t o dòng phân c c ................................................................................................................99 Hình 5.3.5-3 Sơ layout c a kh i t o dòng phân c c ................................................99 Hình 5.3.6-1 Sơ m ch c a m ch t o i n áp phân c c ..........................................100 Hình 5.3.6-2 K t qu mô ph ng vòng h c a m ch t o i n áp phân c c..................102 Hình 5.3.6-3 Sơ layout c a m ch t o i n áp phân c c .........................................102 Hình 5.3.6-4 Kí hi u (a) và sơ m ch (b) c a ngu n dòng Iunit .............................103 Hình 5.3.6-5 Kí hi u (a) và sơ m ch (b) c a ngu n dòng 16Iunit .........................104 Hình 5.3.6-6 Sơ layout c a ngu n dòng Iunit ........................................................105 Hình 5.3.6-7 Sơ layout c a ngu n dòng 16Iunit ....................................................105 Hình 5.3.6-8 Kí hi u (a) và sơ m ch (b) c a kh i ngu n dòng Current1x_group .105 Hình 5.3.6-9 Kí hi u (a) và sơ m ch (b) c a kh i ngu n dòng Current16x_group .....................................................................................................................................106 Hình 5.3.6-10 Sơ layout c a kh i ngu n dòng Current1x_group ..........................106 Hình 5.3.6-11 Sơ layout c a kh i ngu n dòng Current16x_group ........................106 Hình 5.3.7-1 Sơ m ch driver c a (a) ngu n dòng Iunit và (b) ngu n dòng 16Iunit .....................................................................................................................................107 Hình 5.3.7-2 Kí hi u (a) và sơ m ch (b) c a Driver1x...........................................107 Hình 5.3.7-3 Kí hi u (a) và sơ m ch (b) c a Driver16x.........................................108 Hình 5.3.7-4 Sơ layout c a driver cho ngu n dòng Iunit.......................................108 Hình 5.3.7-5 Sơ layout c a driver cho ngu n dòng 16Iunit..................................108 Hình 5.3.7-6 Sơ layout c a Driver1x .....................................................................109 Hình 5.3.8-1 Sơ m ch c a kh i chuy n i dòng i n – i n áp...........................109 Hình 5.3.8-2 Sơ m ch c a m ch OAMP ................................................................111 Hình 5.3.8-3 K t qu mô ph ng vòng h c a kh i I/V trong trư ng h p VOUT = VREF, CL=100pF, RL=∞ .........................................................................................................112 Hình 5.3.8-4 Sơ layout c a m ch OAMP...............................................................112 Hình 5.3.9-1 Sơ toàn m ch c a b chuy n i s - tương t 8 bit.........................114 Hình 5.3.9-2 Sơ chân ra c a b chuy n i s - tương t 8 bit..............................115 Hình 5.3.9-3 K t qu mô ph ng i n áp ra tương t theo t mã s u vào VDD=3,3V, VREF=VDD/2,CL=100pF, RL=10k ...........................................................116
8 Hình 5.3.9-4 K t qu mô ph ng th i gian thi t l p c a i n áp ra tương t VDD=5,5V, VREF=VDD/2,CL=100pF, RL=10k , D7-D0 thay i t 00h t i FFh........117 Hình 5.3.9-5 K t qu mô ph ng th i gian thi t l p c a i n áp ra tương t VDD=2,7V, VREF=VDD/2,CL=100pF, RL=10k , D7-D0 thay i t 00h t i FFh........117 Hình 5.3.9-6 K t qu mô ph ng nh hư ng c a i n áp ngu n lên i n áp u ra tương t VDD=3,3V, VREF=VDD/2,VOUT=VREF, CL=100pF, RL=10k ................................118 Hình 5.3.9-7 K t qu mô ph ng dòng tiêu th c a chip DAC VDD=3,3V và VDD=5,5V (VREF=VDD/2,VOUT=VREF, CL=100pF, RL=∞) ...........................................118 Hình 5.3.9-8 K t qu mô ph ng dòng tiêu th và i n áp u ra c a chip DAC ch power-down (VDD=5,5V, nhi t 105oC) .............................................................119 Hình 5.3.9-9 K t qu mô ph ng chip DAC thoát kh i ch power-down (VDD=5,5V, VREF=VDD/2,VOUT=VREF, CL=100pF, RL=10k ).........................................................119 Hình 5.3.9-10 K t qu mô ph ng c tính nh th i c a DAC..................................120 Hình 5.3.9-11 Sơ layout c a chip DAC 8 bit .........................................................121 Hình A-1 Kí hi u c a các ph n t m ch i n .............................................................124 Hình B-1 Các m u v th hi n các l p layout……………………………………….130 Hình D1-1 Kí hi u (a) và sơ m ch (b) c a c ng o..............................................146 Hình D1-2 Sơ layout c a c ng o ........................................................................146 Hình D2-1 Kí hi u (a) và sơ m ch (b) c a c ng và o 2 u vào ........................147 Hình D2-2 Sơ layout c a c ng và o 2 u vào ...................................................147 Hình D2-3 Kí hi u (a) và sơ m ch (b) c a c ng và o 3 u vào ........................148 Hình D2-4 Sơ layout c a c ng và o 3 u vào ...................................................148 Hình D3-1 Kí hi u (a) và sơ m ch (b) c a c ng c ng o 2 u vào ....................149 Hình D3-2 Sơ layout c a c ng c ng o 2 u vào ...............................................149
9 M U Các b chuy n i d li u cung c p liên k t gi a th gi i th gi i tương t và các h th ng s và ư c th c hi n b i các phương ti n là các m ch l y m u, các b chuy n i tương t - s và các b chuy n i s - tương t . V i s tăng s d ng tính toán và x lý tín hi u s trong các ng d ng như x lý nh, o lư ng, i n t tiêu dùng và truy n thông, các h th ng chuy n i d li u ngày càng ư c m r ng và phát tri n. M c tiêu c a lu n văn này là ưa ra m t thi t k c th chip bi n b i s - tương t 8 bit trên công ngh bán d n CMOS. N i dung c a luân văn bao g m 5 chương: Chương 1 T ng quan v chuy n i s - tương t - Trình bày v trí, vai trò, các thông s c a b chuy n i s - tương t Chương 2 Các ki n trúc cơ b n c a b chuy n i tương t - s - Trình bày sơ , nguyên lý ho t ng, các ưu như c i m c a các ki n trúc c a b chuy n i s - tương t Chương 3 T ng quan v công ngh CMOS - Trình bày các ki n th c cơ b n c a công ngh bán d n CMOS c n thi t cho ngư i thi t k , ó là các quy trình s n xu t bán d n, c u trúc và nguyên lý ho t ng cơ b n c a thi t b bán d n CMOS, v n layout m ch tích hp Chương 4 Mô hình thi t b MOS - Trình bày các mô hình c a transistor MOS, là cơ s cho vi c tính toán và mô ph ng m ch i n Chương 5 Thi t k DAC - Ph n này trình bày chi ti t các tính toán, k t qu mô ph ng và sơ layout c a chip DAC 8 bit theo ki n trúc steering dòng i n Tác gi xin g i l i c m ơn chân thành và sâu s c n Phó giáo sư – Ti n sĩ Tr n Quang Vinh, th y ã giành nhi u th i gian, tâm huy t hư ng d n nghiên c u tác gi có th hoàn thi n b n lu n văn này.
10 Chương 1 - T NG QUAN V CHUY N - TƯƠNG T IS 1.1 Gi i thi u: S phát tri n c a x lý tín hi u s và tính toán s trong các h th ng i n t ư c mô t là "th gi i tr nên s hơn m i ngày". So sánh v i các m ch tương t (analog circuit) cùng ch c năng, các m ch s có kh năng ch ng nhi u (noise) t t hơn, s thay i c a ngu n nuôi và công ngh . M ch s cho phép thi t k d dàng hơn, có kh năng t ng ki m tra (test automation), và cho phép kh năng l p trình nhi u hơn. Nhưng y u t cơ b n ã làm cho các m ch s và b x lý s có m t trong t t c các m t c a cu c s ng là ch t lư ng (performance) vư t tr i c a các m ch s , là k t qu c a s ti n b c a các công ngh m ch tích h p, nh t là công ngh m ch tích h p VLSI (VLSI – Very Large Scale Integration). Nó cho phép các m ch s th h m i t ư ct c cao hơn, tích h p nhi u ch c năng hơn trên chip, công su t tiêu tán th p hơn, giá thành r hơn, v.v... V i nh ng ưu i m như v y, m ch s ngày càng thay th các m ch tương t cùng ch c năng. Tuy nhiên, các m ch s không th thay th hoàn toàn ư c các m ch tương t vì nh ng y u t sau: (1) B n ch t tín hi u x y ra trong t nhiên là tương t (analog) (2) Con ngư i nh n th c và nh ư c thông tin d ng tương t Hơn n a, dư i tác ng c a trên môi trư ng truy n d n, tín hi u s có th b suy gi m n m c chúng tr thành so sánh ư c v i nhi u, lúc ó c n thi t ph i xem chúng như các tín hi u tương t . Th g i i tương t 011 011 101 101 000 000 Chuy n i Chuy n i tương t - s s - tương t B x lý s (Front end) (Back end) Hình 1.1-1 Giao di n gi a th gi i tương t và b x lý s b x lý s có th "giao ti p" v i th gi i tương t , các m ch thu th p và tái t o l i d li u ph i ư c s d ng. Phía front end s d ng các b chuy n i tương t - s (ADCs) thu th p và s hóa tín hi u. Phía back end s s d ng các b chuy n i s
11 - tương t (DACs) th c hi n ch c năng ngư c l i, ó là tái t o l i tín hi u tương t t tín hi u s . Quá trình này ư c minh h a hình 1.1-1. Các giao di n chuy n i d li u (data conversion interface) ư c ng d ng nhi u trong các s n ph m tiêu dùng cũng như các h th ng chuyên d ng như là máy chơi ĩa CD (compact disc player), máy quay, i n tho i, modem, và truy n hình phân gi i cao (high-definition television: HDTV), h th ng hi n th hình nh trong y h c, h th ng x lý ti ng nói, d ng c o c, h th ng i u khi n công nghi p và ra a, v.v… i s -tương t 1.2 Các thông s c a b chuy n VREF MSB DN-1 DN-2 B chuy n i s - tương t VOUT D1 D0 LSB Hình 1.2-1 Sơ i s - tương t kh i c a b chuy n Hình 1.2-1 là sơ kh i c a b chuy n i s -tương t (Chú ý: u ra c a b chuy n i s - tương t có th là i n áp ho c dòng i n. ây, vì m c ích miêu t các thông s c a b chuy n i s - tương t nên ta gi s tín hi u tương t u ra là i n áp) u vào b DAC, kí hi u là D0 , D1 ,.., D N −1 , ư c ánh x t i M i t mã N bit i n áp tương t vOUT . vOUT ư c xác nh như sau: m t giá tr vOUT = FVREF trong ó: V REF là tín hi u i n áp chu n. nh b i giá tr c a t mã D ,( D = ∑ 2 i ) ư c xác N −1 F là h s i =0 D F= 2N 1002 4 Ví d b D/A 3 bit, v i D =100(2)=4(10) và V REF =5V thì F = = , và 23 8 4 vOUT = FVREF = .5 = 2,5V 8
12 B ng vi c v th vOUT ph thu c vào t mã D , ta s có th hàm truy n c a b D/A Hình 1.2-2 Hàm truy n lý tư ng c a b DAC 3 bit Hình 1.2-2 là th hàm truy n c a b DAC 3 bit (Digital input code: mã u chênh l ch i n áp ra lý tư ng c a hai t mã vào s , Ideal output voltage increment: d c lý tư ng). ây giá tr tr c tung ư c chu n hóa liên ti p nhau, Ideal slope: theo V REF . Ta th y r ng th hàm truy n c a b DAC là t p h p các i m r i r c b i vì u vào là các t mã v i b n ch t là tín hi u r i r c. u ra c a b DAC luôn nh hơn giá tr V REF , giá tr l n nh t, còn ư c g i là i n áp i n áp toàn thang (Full scale voltage: VFS ) ư c xác nh theo bi u th c sau: 2N − 1 VFS = .VREF 2N Bit ít ý nghĩa nh t (Least significant bit: LSB) là bit ngoài cùng bên ph i c a t mã và ư c kí hi u là D0 . LSB xác nh lư ng thay i nh nh t có th c a i n áp u ra tương t . 1 LSB ư c xác nh như sau: VREF 1LSB = 2N Ví d v i b D/A 3 bit có V REF = 5V thì 1LSB=5/8=0,625V Bit có ý nghĩa nh t (Most significant bit: MSB) là bit ngoài cùng bên trái c a t mã, ư c ký hi u là D N −1 . Khi bit này thay i thì i n áp tương t u ra thay i m t lư ng tương ng b ng 1/2 V REF .
13 phân gi i (Resolution): ây là i lư ng ư c xác nh b i s bit c a t mã. Nó cho bi t s thay i nh nh t có th c a tín hi u tương t u ra i v i m t tín hi u 8 chu n V REF . Ví d m t b DAC 8 bit có th t o 2 =256 m c i n áp ra khác nhau, vì phân gi i là 1/256≈0,0039 hay 0,39%. v y có 1.2.1 phi tuy n vi phân (Differential Nonlinearity, DNL) chênh l ch lý tư ng (b ng 1LSB) Là hi u gi a chênh l ch th c t và u ra c a hai t mã liên ti p. DNL t i t mã n ư c xác nh theo bi u th c sau: DNLn = [vOUT (n) − vOUT (n − 1)] − LSB trong ó vOUT (n) là giá tr u ra th c t c a b DAC t i t mã n Ví d : Hình 1.2.1-1 Ví d v phi tuy n vi phân c a b DAC 3 bit chênh l ch i n áp ra lí tư ng Hình 1.2.1-1 cho ví d v DNL (Ideal height: c a hai t mã liên ti p). T i t mã 001, giá tr th c t b ng giá tr lý tư ng vì v y DNL1=0. Tương t , ta có DNL2=0. T i t mã 011, m c chêch l ch gi a t mã 011 và t mã k nó là t mã 010 b ng 1,5 l n LSB vì th DNL3=1,5 LSB-1 LSB=0,5 LSB. Tương t , ta xác nh ư c giá tr DNL cho các t mã còn l i là: DNL4=0,5 LSB-1 LSB=-0,5 LSB DNL5=0,25 LSB-1 LSB=-0,75 LSB
14 DNL6=1,75 LSB-1 LSB=0,75 LSB DNL7=1 LSB-1 LSB=0 LSB Nói chung thì m t b DAC s có DNL nh hơn ± ½ LSB n u nó có chính xác N bit. Vì v y m t b DAC 5 bit v i DNL=0,75 LSB th c t có phân gi i c a b DAC 4 bit mà thôi. N u DNL c a m t b DAC nh hơn -1LSB, thì b DAC ó ư c cho r ng là nonmonotonic (không ơn i u), nghĩa là i n áp tương t u ra không luôn luôn tăng khi t mã s u vào tăng. B DAC nên luôn có tính monotonic n u mu n th c hi n ch c năng không có l i. Dư i ây là th DNL c a b DAC 3 bit có hàm truy n hình 1.2.1-2. c tuy n DNL c a b DAC 3 bit không lý tư ng Hình 1.2.1-2 1.2.2 phi tuy n tích phân (Integral Nonlinearity, INL) INL ư c nh nghĩa là hi u gi a giá tr u ra b chuy n i và giá tr c a i m tương ng n m trên ư ng th ng tham chi u n i gi a giá tr u tiên và giá tr cu i cùng u ra c a b chuy n i. Thông s này xác nh tuy n tính c a c tuy n hàm truy n c a b chuy n i s -tương t . Bi u th c xác nh INL t i t mã n, kí hi u là INLn, là như sau: u ra b DAC t i t mã n – Giá tr c a i m tương ng trên ư ng INLn = Giá tr tham chi u t i t mã n
15 Hình 1.2.2-1 Cách xác nh INL c a b DAC Ví d v INL: Hình 1.2.2-2 Ví d v INL c a b DAC u tiên ư ng tham chi u ư c v qua giá tr u tiên và giá tr cu i cùng (Straight- line through first and last output points). INL b ng 0 i v i các mã mà ó giá tr u ra n m trên ư ng tham chi u này, vì th INL2 = INL4 = INL6 = INL7 = 0. Ch các u ra tương ng v i mã 001, 011 và 101 là không n m trên ư ng tham chi u. mã 001 và 011, giá tr u ra u l n hơn giá tr ư ng tham chi u m t lư ng là ½ LSB, vì th INL1 = INL3 = 0,5 LSB. Tương t INL5 = -0,75 LSB
16 c tuy n INL c a b DAC 3 bit không lý tư ng Hình 1.2.2-3 Cũng có m t s phương pháp khác ư c s d ng o INL. Có phương pháp so sánh u ra v i ư ng tham chi u lí tư ng (chính là c tuy n hàm truy n lý tư ng giá tr c a b DAC), không tính n v trí c a giá tr u ra u tiên và giá tr u ra cu i cùng. N u b DAC có l i gain (gain error) ho c l i offset (offset error), thì nh ng l i này cũng ư c bao hàm trong INL. Phương pháp khác, ư c g i là phương pháp "best-fit", c g ng t i thi u INL b ng cách xây d ng ư ng tham kh o sao cho nó i qua g n nh t có th i v i ph n l n các giá tr u ra. M c dù phương pháp này t i thi u INL nhưng nó v n không ư c s d ng r ng rãi b ng phương pháp trong ó ư ng tham chi u là ư ng th ng n i giá tr u ra u tiên và giá tr u ra cu i cùng. 1.2.3 l ch không (Offset) M t cách lí tư ng, u ra tương t s là 0V khi giá tr t mã s D = 0. Tuy nhiên m t offset t n t i n u i n áp u ra tương t không b ng không. i u này d n t i hàm truy n b d ch như minh h a hình 1.2.3-1.
17 Hình 1.2.3-1 Minh h a l i offset c a b DAC 3 bit 1.2.4 L i gain (Gain Error) d c (slope) c a ư ng best-fit qua hàm truy n M t l i gain (Gain Error) t n t i n u d c c a ư ng best-fit i v i trư ng h p lí tư ng. L i gain ư c xác nh khác theo bi u th c sau: d c lý tư ng(ideal slope) – Gain error = d c th c t (actual slope) Hình 1.2.4-1 Minh h a l i gain c a b DAC 3 bit
18 1.2.5 tr (Latency) u ra tương Là kho ng th i gian t lúc t mã s u vào thay i n th i i m giá tr t t t i giá tr thi t l p v i m t sai s ch nh. 1.2.6 T s tín hi u trên t p âm (Signal-to-Noise Ratio, SNR) SNR ư c xác u ra tương t nh b ng t s công su t tín hi u trên t p âm 1.2.7 D i ng (Dynamic Range, DR) D i ng ư c xác nh b ng t s tín hi u ra l n nh t trên tín hi u ra nh nh t. D i ng c a b DAC N bit b ng:  2N −1 DR = 20 Log   1  dB    Ví d b DAC 16 bit s có d i ng là 96,33dB
19 Chương 2 - CÁC KI N TRÚC CƠ B N C A B CHUY N IS - TƯƠNG T 2.1 Mã u vào s (Digital Input Code) Trong nhi u trư ng h p, tín hi u s không ư c cung c p d ng mã nh phân d ng mã khác như mã BCD (Binary-Coded Decimal), mã (binary code) mà thermometer, mã Gray, s bù hai (two's complement),v.v…[1] Dư i ây là b ng so sánh các mã này. S th p phân Mã nh phân Mã Thermometer Mã Gray S bù hai 0 000 0000000 000 000 1 001 0000001 001 111 2 010 0000011 011 110 3 011 0000111 010 101 4 100 0001111 110 100 5 101 0011111 111 011 6 110 0111111 101 010 7 111 1111111 100 001 B ng 2.1-1 Các mã u vào s s d ng cho các b chuy n i s -tương t 2.2 Ki n trúc chu i i n tr ( Resistor String) Ki n trúc DAC cơ b n nh t [6,9,10] ư c v hình 2.2-1a. Ki n trúc này bao g m m t chu i i n tr v i 2 i n tr gi ng nhau và các chuy n m ch, u ra tương N t ơn gi n m t trong nh ng giá tr i n áp ư c t o ra nh s phân áp c a các i n tr . Chú ý r ng m t b gi i mã N:2N s ư c yêu c u cung c p 2N tín hi u i u khi n viêc óng m các chuy n m ch. Ki n trúc này cho chính xác cao, v i i u ki n là dòng t i (hay dòng ra) không ư c yêu c u và giá tr c a các i n tr ph i n m trong kho ng sai s ch nh c a b chuy n i. M t ưu i m l n c a ki n trúc này là u ra s luôn ư c m b o tính monotonic. v i b chuy n i lo i này là u ra b chuy n i luôn ư c k t M tv n n i t i 2 chuy n m ch, trong ó ch có môt chuy n m ch ư c óng. i v i N phân gi i cao, s lư ng chuy n m ch s r t l n vì v y s t n t i m t lư ng l n dung kháng ký sinh xu t hi n nút ra, h qu là t c chuy n i s gi m i. M t c u hình khác t t hơn cho b DAC d ng chu i i n tr ư c v hình 2.2-1b. ây, m t m ng